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W9412G6JH
12.13 Read Interrupted by Write & BST (BL = 8)
CLK
CLK
CAS Latency = 2
CMD
READ
BST
WRIT
DQS
DQ
Q0
Q1
Q2
Q3
Q4
Q5
D0
D1
D2
D3
D4
D5
D6
D7
Burst Read cycle must be terminated by BST Command to avoid I/O conflict.
12.14 Read Interrupted by Precharge (BL = 8)
CLK
CLK
CMD
READ
PRE
CAS Latency = 2
DQS
CAS Latency
DQ
Q0
Q1
Q2
Q3
Q4
Q5
CAS Latency = 3
DQS
CAS Latency
DQ
Q0
Q1
Q2
Q3
Q4
Q5
Publication Release Date: Jan. 14, 2014
- 45 -
Revision: A04
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